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ADH987S
2019-09-26
概览
超低本底噪声：2 GHz 时为 -155 dBc/Hz
与 LVPECL、LVDS、CML 和 CMOS 兼容的输入
多达 8 个差分或 16 个单端 LVPECL 输出
一个可调电源 CML/RF 输出
串行或并行控制、硬件芯片使能
关断电流 < 1 µA
ADH987S 1 至 9 扇出缓冲器适用于低噪声时钟分配。它旨在以快速上升/下降时间生成相对方波输出。ADH987S 的低偏斜输出与其快速上升/下降时间相结合，可实现对下游电路（例如混频器、ADC/DAC 或 SERDES 套件）的受控低噪声开关。在这些应用中，时钟网络带宽足够宽，可以进行方波切换，因此本底噪声特别重要。在以 2 GHz 驱动时，ADH987S 的输出具有 -155 dBc/Hz 的本底噪声。
输入级可以采用多种信号格式（CML、LVDS、LVPECL 或 CMOS），在交流或直流耦合情况下，以单端或差分方式驱动。输入级还采用可调输入阻抗。它具有 8 个 LVPECL 输出和 1 个 CML 输出，可以 3 dB 的幅度调整摆幅/电源电平。
不需要时，可以使用任一硬件控制引脚或在串行端口接口的控制下启用或禁用单独输出级，以便节能。
应用
RF/µW
时钟分配
时钟扇出
LO 分配
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